近日，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了其署名论文《面向多层级电子系统的时间缩微理论》，即“韬（τ）定律”V2版本。距V1首发仅过去超40天，“韬定律”便完成了从理论框架到工程实证的跨越。截至发稿，论文点击量已超28.8万次，下载量超6万次。
实证落地：麒麟2026交出首份量产成绩单
据悉，V2版本的最大突破，是首次公开了量产芯片的实测数据。麒麟2026与上一代麒麟9030 Pro采用同一制程节点，9030 Pro使用传统平面架构，麒麟2026使用逻辑折叠架构。在25℃环境下、等性能目标下（即把麒麟2026工作电压主动降低，使其在更低功耗下达到与9030 Pro相同的运行性能），实测数据显示：工作电压从1.1V降至0.9V，归一化功耗降至0.59（即功耗下降41%），芯片面积缩小37.5%；晶体管密度从155 MTr/mm²提升至238 MTr/mm²，增幅达55%——这一跨度过去需要三年的制程迭代才能实现；在1.1V标准供电下，CPU大核主频从2.75GHz提升至3.1GHz，提升13%；SRAM工作频率提升超40%。
何庭波此前在接受采访时表示，这是第一个完整的“韬芯片”，相比2025年的提升是“跳跃性”的。论文还披露了未来四代麒麟芯片的演进路线：此前三年麒麟CPU主频从2.6GHz到2.75GHz，累计提升不到6%；从麒麟2026开始转向逻辑折叠后，主频直接跃升至3.1GHz。路线图已延伸至2031年，2030年目标主频4.3GHz、晶体管密度292 MTr/mm²，2031年目标突破5GHz、400 MTr/mm²以上。此外，麒麟2026和2027均已完成流片。今年秋季，搭载麒麟2026芯片的新机将正式问世。
AI算力蓝图：2035年硬件集成度提升100倍
在AI系统领域，“韬定律”同样展现出巨大潜力。论文指出，在一个大型AI集群中，超80%的能源消耗于数据移动，超70%的系统成本用于数据存储。减少数据在传输途中的时间，与减少计算本身的时间同等重要。通过协同设计的内存语义统一总线架构（Unified Bus）、近封装光I/O（Hi-ONE）以及边到面3D Folding等技术，大规模AI集群将能够像一个单一逻辑实体一样协同运行。论文预计，到2035年，AI硬件整体集成度有望较2026年提升100倍以上。
在AI芯片演进方面，2025年的昇腾910C、2026年的昇腾950及后续昇腾990仍将主要采用Chiplet、2.5D封装等成熟技术路线；而到2030年前后，逻辑折叠将首次引入AI加速器产品。
何庭波在论文中也坦言，未来十年技术发展框架虽已清晰，但工具链、行业标准、性能基准、器件物理、商业模型等领域，仍需全行业协同共创。值得注意的是，2026世界人工智能大会（WAIC 2026）将于7月17日至20日在上海举行，业界最大规模超节点Atlas 950 SuperPoD将进行真机首展。从韬定律V2版论文的量产数据验证，到Atlas 950超节点的真机亮相，华为正在AI算力领域“大展拳脚”。
文、图 | 记者 潘亮